尽管 10 nm 以下芯片制造工艺的突破已经愈加艰难，但以台积电为代表的业内领先企业，并没有因此而放缓研发的步伐。该公司上周表示，其 3nm 工艺的开发进展顺利。目前看来，台积电已经摸清了道路，且已经开始接触早期客户。在面向投资者和金融分析师的电话会议上，台积电首席执行官兼联合主席 CC Wei 宣布了这一消息。

　　(图自：TSMC，via AnandTech)

　　他表示：“我司在 N3 节点的技术开发上进展很顺利，并且已经与早期客户就技术定义进行了接触。我们希望 3nm 制程可进一步加大台积电在未来的行业领导地位”。

　　因 N3 技术仍处于早期开发阶段，台积电目前尚未谈及具体的特征、及其相较于 N5 的优势。该公司称已评估所有可能的晶体管结构选项，并未客户提供了非常好的解决方案。

　　N3 规范正在开发之中，台积电相信它将满足其业内领先的合作客户的要求。事实上，台积电已确认 N3 将是全新的工艺，而不是 N5 的简单改进或迭代。

　　作为该公司主要竞争对手之一的三星，则计划采用 3nm(3GAAE)技术。同时可以肯定的是，台积电 3nm 节点将同时使用深紫外(DUV)和极紫外(EUV)光刻设备。

　　由于台积电的 N5 工艺使用了 14 层 EUV，因此 N3 使用的层数可能会更高。作为全球最大的半导体合约制造商，其似乎对 EUV 的进展感到非常满意，并认为该技术对其未来的发展至关重要。